SK海力士3D堆叠DRAM 带宽提升延迟减半 助力手机端侧AI
来源：互联网 2026-07-26 11:04:03SK海力士近日开始招募3D堆叠DRAM设计工程师，其目标是将DRAM垂直堆叠于手机SoC上，以突破端侧AI内存带宽瓶颈，从而实现带宽提升、延迟降低和功耗下降。苹果A20Pro或被率先采用，不过该技术目前仍处于研发阶段。
7月25日，SK海力士位于美国加州圣何塞的子公司正在招募3D堆叠式DRAM逻辑设计工程师。这项技术的核心目标是将DRAM芯片直接垂直堆叠在手机SoC等逻辑芯片之上，从封装层面解决端侧AI的性能瓶颈。
当前端侧AI的内存瓶颈
目前手机端侧AI的瓶颈不在于芯片算力，而在于内存。以苹果A19 Pro为例，其内存带宽仅为75.8GB/s，受限于标准LPDDR内存的位宽，难以高效承载大型端侧AI模型的推理任务。算力再强，数据无法快速传输，性能提升也会受限。
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3D堆叠的优势：带宽、延迟与功耗
传统的PoP封装仅将两颗芯片上下简单堆叠，空间和性能都有局限。而3D堆叠方案能够大幅缩短内存与处理器之间的物理距离，同时建立更多短距离I/O连接。带来的直接好处包括：带宽提升、延迟降低、功耗下降，空间利用率更高。这种技术被称为真正的“堆叠艺术”。
SK海力士与苹果的潜在合作
SK海力士在招聘公告中明确表示，正在寻找能够与美国客户紧密合作、主导3D堆叠DRAM逻辑芯片联合设计的优秀人才。多方信息显示，这家客户很可能就是苹果。苹果A20 Pro计划弃用沿用多年的InFO-PoP封装，转向台积电的WMCM（晶圆级多芯片模块）封装。该方案无需硅中介层，直接通过RDL重新布线层实现SoC与DRAM之间的高密度互连。A20 Pro有望成为SK海力士3D堆叠DRAM的首发平台。
多家厂商加速布局
不止SK海力士一家在发力。高通正在开发用于NPU的3D DRAM，并与长鑫存储有合作；三星则在研发低延迟宽DRAM（LLW），模拟HBM的集成方式，目标带宽比LPDDR5X高出150%。多家内存厂商都在向这一方向加速推进。
技术仍处于研发阶段
需要指出的是，3D堆叠DRAM目前仍处于研发阶段。SK海力士刚刚启动工程师招募，距离量产还有一段距离。但方向已经明确：端侧AI的瓶颈，正在从封装层面打开突破口。
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